一、新型高可靠硅集成电路SOI（论文文献综述）
包梦恬[1]（2014）在《阶梯图形化SOI MOSFET器件及其可靠性模拟研究》文中认为随着集成电路发展到深亚微米技术时代,传统体硅CMOS器件在材料技术、器件理论、器件结构以及制作工艺等方面存在诸多问题,使得基于传统体硅技术的集成电路在发展过程中受到抑制。为了解决这一难题,绝缘衬底上硅（SOI: Silicon On Insulator）技术作为一种适用于纳米量级半导体器件的新技术而被提出。虽然SOI技术具有许多优良的性能,但是其自身所存在的固有寄生效应也影响了它在集成电路领域的发展,其中Kink效应对部分耗尽型SOI器件具有很大的影响。因此,针对传统SOI MOSFET器件中的Kink效应,本文提出一种阶梯图形化SOI MOSFET器件。与传统SOI MOSFET器件相比,阶梯图形化SOI MOSFET器件的隐埋二氧化硅层只部分覆盖器件的“阶梯”型底层衬底,沟道下方的中性体区通过体接触开口直接与底层衬底相连,在器件工作的过程中,该结构能够及时将碰撞电离产生的空穴导出,与此同时,该体接触开口也成为器件内部的散热通道。本文采用工艺仿真软件Silvaco Athena,对阶梯图形化SOI MOSFET器件的工艺流程进行模拟仿真,并对制作方法的可行性进行了验证。在阶梯图形化SOI MOSFET器件可靠性研究中,利用Atlas对特征尺寸分别为2μm、200nm和40nm的阶梯图形化SOI MOSFET器件进行建模与仿真,与同等尺寸条件下的传统SOIMOSFET器件对比,仿真结果表明:无论在何种特征尺寸下,阶梯图形化SOI MOSFET器件对Kink效应都具有抑制作用,且体接触开口位置只要处在器件耗尽区内部,这种抑制作用就会得以保持;体接触开口沿x轴方向的长度将决定阶梯图形化SOI MOSFET器件对Kink效应抑制能力的大小。与此同时,仿真模拟结果还表明阶梯图形化SOI MOSFET器件对自加热效应、ESD瞬时损伤效应也具有一定的抑制作用。
李劲[2]（2011）在《新型应变SGOI/SOI MOSFET的结构设计及性能分析》文中研究说明应变硅材料迁移率高、能带结构可调,且其应用与硅工艺兼容,是当前国内外关注的研究领域和研究发展重点,在高速/高性能器件和电路中有极大的应用前景。而基于SOI技术的新型器件被认为是纳米范围内具有应用前景的器件结构。本文从器件结构、物理模型等方面对新型应变SGOI/SOI MOSFET进行了分析研究。主要的研究工作和成果如下：1.在SOI结构的基础上引进应变硅沟道,研究了堆叠栅介质全耗尽应变SGOI MOSFET新型器件,并对其特性作了一些初步探索。研究了该器件的制备工艺,分析了该器件的电学特性,给出了其能带结构及其它参数的应变模型。基于精确求解二维泊松方程,建立了堆叠栅介质全耗尽应变SGOI MOSFET精简的二维表面势解析模型、二维阈值电压解析模型和亚阂值斜率模型。分析结果表明该结构的器件能较好的抑制短沟道效应（SCE Short-Channel-Effect）、漏致势垒降低效应（DIBL Drain-Induced-Barrier-Lowering）,并能提高其亚阈值特性。借助ISE软件验证了以上模型。结果表明理论计算模型和ISE模拟二者结果吻合较好。提出了一种新型的高k栅介质应变硅全耗尽SOI MOSFET结构。通过求解二维泊松方程建立了该新结构的二维阂值电压模型。在该模型中考虑了影响阈值电压的主要参数。分析了阈值电压与弛豫层中的Ge组分、应变硅层厚度的关系。研究结果表明阂值电压随弛豫层中Ge组分的提高和应变硅层的厚度增加而降低。此外,还分析了阈值电压与高k栅介质的介电常数和应变硅层的掺杂浓度的关系。研究结果表明阈值电压随高k介质的介电常数的增加而增大,随应变硅层的掺杂浓度的提高而增大。最后分析了该结构的短沟道效应和漏致势垒降低效应。分析结果表明该结构能够很好地抑制短沟道效应和漏致势垒降低效应。2.在分析传统体硅应变器件存在的问题和双栅器件的优点及双栅应变硅的简要介绍制作工艺的基础上,研究了对称堆叠栅双栅全耗尽应变SOI MOSFET新型器件。基于对二维泊松方程的精确求解,建立了对称堆叠栅双栅全耗尽应变SOI MOSFET沟道的二维电势,二维表面势解析模型及该器件的二维阂值电压解析模型、亚阈值电流和亚阈值斜率。借助ISE软件验证了以上模型。结果表明根据理论模型计算和ISE模拟二者结果较吻合。除了对器件物理的理论研究有很重要的意义外,对抑制短沟道效应的纳米级器件的设计也有重要的指导意义。提出了非对称双栅全耗尽应变SOI MOSFET新型器件。通过求解二维泊松方程,建立了非对称双栅全耗尽应变SOI MOSFET的表面势和阈值电压模型。分别对前栅表面势和背栅表面势及前栅阈值电压与背栅阂值电压进行了分析,并且借助ISE软件验证了以上模型。分析结果表明根据理论模型计算和ISE模拟二者结果吻合较好。该器件模型的建立不但对器件物理的理论研究有很重要的意义外,而且对抑制短沟道效应的纳米级器件的设计也有重要的指导意义。3.在结合异质栅结构器件的特点与应变硅器件的特点的基础上,研究了异质栅应变SGOI MOSFET新型器件。通过对二维泊松方程的求解,建立了该器件的二维表面势、二维表面电场和阈值电压模型。然后对以上模型进行了研究与分析。结果表明沟道中出现电势阶梯分布,靠近漏端的金属屏蔽了漏电压对源-沟道势垒的影响,抑制了短沟道效应。此外,分析得到该器件具有较好的抑制漏致势垒降低效应的能力。通过ISE软件验证了以上模型。验证结果表明根据理论模型计算和ISE模拟二者结果基本一致。提出了异质栅全耗尽应变SOI MOSFET新型结构器件。通过对该器件沟道二维泊松方程的求解,建立了非对称双栅全耗尽应变SOI MOSFET的表面势和阈值电压模型。在此基础上分析了该器件的电学特性。研究结果表明沟道中出现电势阶梯分布,靠近漏端的金属屏蔽了漏电压对源-沟道势垒的影响,抑制了短沟道效应。同时由于近源端存在电场峰值,电子的输运效率提高,电流增大。此外,漏端的电场峰值降低,有利于降低热载流子效应,并且采用ISE数值模拟软件验证了以上模型。研究了非对称异质双栅全耗尽应变SOI MOSFET新型器件。通过求解二维泊松方程,建立了非对称异质双栅全耗尽应变SOI MOSFET的前栅和背栅的表面势模型和阂值电压模型。比较前栅和背栅阈值电压确定该器件的阈值电压模型。同时,分析得到该器件有较好的抑制短沟道效应的能力。研究结果表明根据理论模型计算和ISE模拟二者结果较吻合。该新型器件模型的建立不但对器件的理论研究有一定的意义,而且对非对称异质双栅全耗尽应变SOI MOSFETs的设计也有重要的指导意义。综上所述,本文在SOI MOSFET结构的基础上,提出了几种新型应变硅器件结构,并以数值仿真和物理建模等手段作了大量和深入的理论分析,研究了它们的器件性能,得到了一些有意义的结果,为应变硅纳米SGOI、SOI MOSFET的实用化提供了指导。
肖志强[3]（2011）在《SOI器件电离总剂量辐射特性研究》文中研究指明SOI（Silicon-on-insulator）技术已经得到了广泛应用,被国际上公认为“二十一世纪的硅集成电路技术”,抗辐射领域是SOI技术最初、最重要的应用领域,依然保持着持续的发展。本文对低压SOI CMOS、高压SOI CMOS和SOI SONOS EEPROM共三种器件的总剂量辐射特性进行了深入研究,提出了基于SOI的抗辐射SONOS EEPROM器件和抗辐射100V高压CMOS器件。研究成果为抗辐射SOI电路的研制奠定了良好的基础,部分成果已经得到实际应用。主要研究内容包括:本文研究了全耗尽和部分耗尽SOI CMOS器件的特性、关键工艺及器件模型建立要点,研究了部分耗尽SOI CMOS器件的电离总剂量辐射效应和数值仿真,开发了SOI CMOS工艺加固技术。本文给出了SOI CMOS器件体接触效果与版图尺寸间的关系,对抗辐射SOI电路的设计有实际的指导意义。通过对SOI器件模型的研究,解决了SOI建模中的关键技术问题—浮体效应和自加热效应参数的提取问题,建立的模型能够反应出SOI器件特有的浮体效应和自加热效应。本文对器件不同场区介质的抗总剂量辐射性能进行了研究,发现某些介质具有很强的抗辐射能力,分析认为这和介质内的缺陷结构有关,这些缺陷结构起到电子陷阱中心的作用;研究发现对背栅的加固固然能够提高器件的抗总剂量辐射能力,但同时会影响到器件前栅的特性。采用本文介绍的SOI CMOS工艺抗辐射加固技术加工的SOI SRAM电路,其抗总剂量辐射能力达到500K rad（Si）以上。本文提出了采用100V/5V高低压兼容SOI CMOS集成电路工艺制造的抗辐射100V SOI高压CMOS器件,并对它的总剂量辐射特性展开了研究,给出了不同结构、不同辐射偏置下高压器件的阈值电压、泄漏电流与辐射剂量的变化关系。研究结果表明,SOI高压nLDMOS在100K rad （Si）辐射后最小阈值电压漂移为0.1V, SOI高压pLDMOS在100K rad （Si）辐射后最小阈值电压漂移为2.49V;SOI高压nLDMOS在1 Mrad （Si）辐射后最小阈值电压漂移为0.64V, SOI高压pLDMOS在1 Mrad （Si）辐射后最小阈值电压漂移为5.4V,器件在总剂量1M rad （Si）辐射后没有观察到明显漏电。随着沟道长度的减小,高压器件抗总剂量辐射能力减弱。本文提出了抗辐射SOI SONOS EEPROM器件,从半导体器件物理和能带理论的角度分析了SOI SONOS EEPROM器件在辐射环境下的工作和失效过程。制备出体硅单层多晶EEPROM、SOI单层多晶EEPROM和SOI SONOS EEPROM共3种结构的EEPROM,并开展了辐射实验研究。研究发现,SOI SONOS EEPROM的阈值电压在经首次辐射后变化平缓,当总剂量达到300 Krad（Si）时,该器件仍然保持2.3V的阈值电压窗口,较初始状态阈值电压减小34%,较首次经辐射时的阈值电压减小8%。说明基于SOI技术的SONOS EEPROM具有良好的抗总剂量辐射能力,并且在SOI材料上制造出的SONOS EEPROM器件又能发挥SOI器件的天然抗单粒子优势,研究成果为抗辐射EEPROM电路中的存储单元结构选取提供了技术基础,SOI SONOS EEPROM器件可应用于空间领域。
袁泉[4]（2009）在《基于自隔离技术的可集成SOI高压（＞600V）器件研究》文中指出SOI（Silicon On Insulator）技术具有低泄漏电流、低功耗、高速、低串扰和宽安全工作区等优点而在功率集成电路（Power Integrated Circuits, PICs）应用中备受关注。PICs的关键技术在于实现功率器件耐高压和低压控制电路与功率器件之间的有效隔离。通过理论和实验,本文对P型SOI层上的与高压集成电路（HVIC）兼容的N沟道LDMOS新器件进行数值仿真和实验研究。该器件的特点是在埋氧层（BOX）上界面引入埋N岛或N层。根据泊松方程,N岛或N层中的施主离子增强SOI层下界面的电场,从而增大埋氧层的电场,导致击穿电压提高。与P型常规SOI相比,埋N岛SOI器件耐压由487V提升至690V。另外,在HVIC中,该器件与低压电路单元实现自隔离,避免工艺复杂、高成本的深槽介质隔离。通过仿真,本文仿真分析了器件结构参数对击穿电压的影响。同时,采用工艺仿真软件Tsuprem4优化了工艺参数。在顶层硅厚20μm,埋氧层厚4μm的SOI材料上,研制出耐压达660V的基于自隔离技术的可集成的高压LDMOS。最后,本文对工艺仿真软件Tsuprem4进行了介绍。
陈川[5]（2009）在《SOI CMOS工艺的I/O PAD设计与实现》文中进行了进一步梳理随着工艺尺寸缩小,ESD效应越来越严重,为了避免静电对内部电路损伤,对I/O单元的抗ESD能力提出了更高的要求。I/O单元已经成为高可靠集成电路发展的一个瓶颈。相比传统的体硅工艺SOI（Silicon On Insulator）工艺具有可靠性高、抗辐照能力强的特点,逐步成为高可靠性、抗辐照芯片的主流工艺。本文深入研究和分析了I/O buffer电路的工作机制、高性能I/O buffer的设计技术和SOI工艺特点。在研究分析的基础上,基于0.5 m SOI CMOS工艺设计了一款高可靠I/O单元库。Hspice模拟验证结果表明,该设计功能正确、性能稳定,并进行了流片。本文的主要研究内容包括:1.研究分析了传统的I/O buffer的工作机制。在传统的I/O buffer设计中,闩锁效应很严重和抗辐照能力不足。对于抗辐照加固,除了依赖SOI工艺本身的能力,还采用了体引出等技术降低对单粒子效应的敏感性,采用环形栅等技术改善其总剂量的敏感性。并且在版图上设计了保护环来减少闩锁和寄生效应。2.分析了SOI工艺和器件的特性,指出了影响SOI工艺的I/O buffer性能的因素,包括I/O PAD中ESD（Electrostatic Discharge）保护电路、驱动能力、闩锁效应等制约性能的因素。通过分析多种ESD保护技术的特性,选择了一种满足工程需求的抗ESD能力的ESD保护电路技术来提高I/O单元电路ESD能力;通过合理设计反相器的尺寸的大小,以及多级Buffer来满足驱动能力需求。从版图上进行了抗辐照加固,提出了可行的加固方法。3.在SOI工艺I/O buffer相关理论研究的基础上,在0.5 m SOI标准CMOS工艺下,设计实现了一款高性能高抗辐照I/O单元库。模拟测试结果表明,该buffer的频率可达20MHz以上,并且具有良好的稳定性。为了验证几种常见的ESD保护电路技术的在SOI工艺下抗ESD能力的大小,设计了三种带不同ESD保护电路的输入buffer,并且进行带载流片。4.I/O单元的实际应用和测试方案的研究。为了验证I/O单元的功能和性能及其抗ESD能力,提出了功能测试和性能测试相结合的测试方案,并且给出了ESD测试方案,并结合测试的需要对版图进行了合理设计。同时为了满足工程的实际需求,我们成功把I/O单元应用在一款微处理器的设计当中,并且成功的流片。
谭开洲[6]（2008）在《部分绝缘键合SOI新结构及应用基础研究》文中指出基于SOI相关基础理论和技术实践，源自光机电新器件开发需求，在综合Si良好导热导电与SOI优良隔离特性基础上，本文提出了一种兼具硅和SOI优势的新型部分绝缘键合SOI结构，并就其所面临的预键合量化微观作用机理、应用基础理论和关键工艺技术进行了探讨与分析讨论。首先，通过对部分绝缘键合SOI预键合3种主要微观作用力的比较研究，获得了平板间Van der Waals作用力模型及其计算方法。结果指出，亲水性硅片键合中氢键作用力是主要因素，而疏水性硅片键合中主要因素为Van der Waals作用力，毛细作用和大气压作用则是可忽略的次要因素。计算表明，疏水性硅片预键合Van derWaals作用能约为124mJ／m2，对于4英寸硅片，相应键合吸引力是9．73×106N；亲水性硅片预键合氢键作用能约为193．3mJ／m2；毛细作用力约2．55×10-3～8．49×10-1 N，毛细作用相关的大气压力系7．93×102N。考虑实际情况中存在颗粒、台阶情况下，硅片预键合时封闭的微量气体是键合不可忽视的不利因素。预键合过程是实际硅片键合面非理想平整性所占百分比引起的硅片弹性形变与键合面微观作用力博弈结果。此过程与预键合实际接触面百分比和硅片间距两个主要因素有关。对4英寸硅片，预键合硅片间距小于5nm时，键合面微观吸引力占优势，并导致动态正反馈，引起所谓“键合波”，使硅片能够键合。在100mJ／m2预键合能假设下，键合硅片接触面间距约为0．22nm。通过比较分析，发现键合硅片采用接触面积来计算毛细作用力是不适合的，而把这种毛细作用力看作边缘曲线而不是面积作用力则更为合理。其次，大电流功率集成电路广泛存在埋层结构的比导通电阻优化是所述部分绝缘键合SOI面临的另一基本问题。对此，提出了简化二维和三维模型。得到的结论是在二维情况下，该结构的电阻具有自限制特性，比电阻具有近似的随尺寸增加而线性增加特性；在三维情况下，其埋层电阻不再具有自限制特性，但比电阻仍然有同样近似线性增加的特性。实验和仿真分析表明，该模型在导通电阻变化的拐点预测上有较高精度，而此结构电阻实验数据较模型预测值约小28％。再者，基于兼容部分绝缘键合SOI工艺的VDMOS和X射线的不同负载功率情况下辐射实验，进行了部分绝缘键合SOI在功率集成领域所面临的抗总剂量辐射应用探索。据器件X射线辐射亚阈值Ⅰ-Ⅴ曲线，观察到了器件大负载功率在自热退火情况下与经典文献不一致特征，且结合经典理论，提出了界面陷阱的导电假设；并构建了与实验数据相吻合的器件模型，导出了新增氧化物陷阱正电荷与强反型前最大界面陷阱负电荷近似相等约为6．78×1011cm-2，强反型后最大界面陷阱负电荷减小到1．54×1011cm-2的结果。鉴于实验研究与可行性验证的考虑，提出了LPCVD和外延多晶作为键合界面过渡层方法，从而使该结构的键合完整率大于85％，键合界面电阻小于5×10-4Ω．cm2。同时，开展了部分绝缘键合SOI集成垂直导电VDMOS的BCD工艺和器件研究；实验结果显示，其VDMOS击穿电压为160V，导通电阻0．3Ω，比导通电阻26mΩ．cm2，NPN、PMOS、NMOS击穿电压分别是50V、35V、30V，NPN电流增益120，截止频率700MHz。预计部分绝缘键合SOI结构及相关技术可望用于新型集成器件，尤其是需厚硅膜的汽车电子、抗辐射、强电磁脉冲环境下单片集成器件、微电子机械系统MEMS和光集成电路OEIC等领域，并希就此主题引起相应的关注与交流讨论。
栾苏珍[7]（2008）在《纳米SOI MOSFET的结构设计和性能分析》文中研究指明随着半导体器件等比例缩小至纳米领域,器件的部分技术指标已经或者正在接近其固有的物理极限,各种纳米效应与可靠性问题限制了器件的发展。改变器件结构是最有效的解决方法之一。基于SOI技术的新型器件被认为是纳米范围内具有应用前景的器件结构。本文从器件结构、电学特性和物理模型等方面对新型SOI MOSFET进行了分析研究。主要的研究工作和成果如下:1.首先在绝缘介质Halo结构的基础上引进金属异质栅（DMG: Dual-Material-Gate）结构,提出了绝缘介质Halo DMG MOSFET,研究了该器件的制备工艺流程,分析了该器件的电学特性。研究结果表明,沟道中出现电势阶梯分布,靠近漏端的金属屏蔽了漏电压对源-沟道势垒的影响,抑制了短沟道效应（SCE）。同时由于近源端存在电场峰值,电子的输运效率提高,电流增大。此外,漏端的电场峰值降低,有利于降低热载流子效应。由于DMG结构和介质Halo的相互耦合,阈值电压漂移和漏致势垒降低（DIBL:Drain-Induced-Barrier-Lowering）减小,亚阈值特性得到改善。与体硅器件相比,介质Halo异质栅MOSFET具有较高的跨导和较低的本征延迟,其截止频率fT可以达到GHz。开态电流（Ion）、关态电流（Ioff）、SCE之间的折中可以通过调整结构参数实现。2.基于二维泊松方程,建立了DMG全耗尽SOI MOSFET的阈值电压模型,模型考虑了不同栅介质介电常数的影响。模型的研究结果表明:相同结构参数下,栅介质介电常数增大,最小表面势值减小,栅控能力增强。此外,靠近漏端的金属的屏蔽作用增强,短沟道效应得到较大的改善;固定栅长下,控制栅和屏蔽栅的比例增大,最小表面势值减小。当介电常数在3.9到20之间时,阈值电压增加迅速,介电常数增加到20后,阈值电压增加趋于饱和。还研究了高k栅介质对DMG SOI MOSFET的影响,为高k栅介质DMG SOI MOSFET建立了表面势模型,模型中考虑了边缘电场效应和短沟道效应。为高k栅介质DMG SOI MOSFET确定了新的边界条件,利用变分法同时求解栅介质层、硅膜和埋氧化层中的电势泊松方程得到高k栅介质DMG SOI MOSFET的阈值电压模型。3.论文将DMG和非对称Halo结构同时引入全耗尽SOI MOSFET中,通过建立相应的解析模型,从理论上分析该新型器件的特性。通过在沟道源端一侧引入高掺杂Halo结构的DMG SOI MOSFET可以有效地降低亚阈值电流。利用常规漂移-扩散理论,在表面势模型的基础上推导出新结构的亚阈值电流模型。提出了一种分段近似方法,得到表面势的解析表达式,该表面势解析表达式和确切解的结果高度吻合。验证了得到的亚阈值电流模型,在亚阈值区二者得到的结果吻合得很好。4.论文通过比较薛定谔方程在方形势阱一阶微扰下和三角势阱下的解析解得到了适合于不同硅膜厚度的解,推导了肖特基源漏（SBSD: Schottky Barrier Source/Drain）超薄体双栅SOI MOSFET的漏电流模型。模型中考虑了势垒高度变化和载流子束缚效应。由于量子束缚效应的存在,第一个子带高于导带底,因此源漏端的势垒高度提高,载流子密度降低,漏电流降低。研究了高k栅介质对SBSD SOI MOSFET性能的影响。随着介电常数的增加,SBSD SOI MOSFET的驱动电流严重退化,结构不同退化机制也不同。对于源漏和栅堆叠的器件,在高k栅介质和硅衬底间增加SiO2界面层,随着SiO2厚度的增加,驱动电流增加。对于源漏和栅偏离的器件,除了增加SiO2界面层,还采用高k材料做为侧墙,提高开态电流。5.对原子层化学汽相淀积（ALCVD: Atom-Layer Chemical-Vapor-Depostion）方法淀积的HfO2/SiO2/p-Si MOS电容进行测试。高频时,积累电容出现了频率色散现象。提出了改进的五元件小信号等效模型,消除了频率色散,提取了寄生元件的值。通过分析和研究还发现,界面态存在时,高频C-V特性受到影响,从禁带中界面态的分布进行归纳,得到C-V曲线形变的规律。研究了形变曲线与理想C-V特性之间的偏离,给出了界面态电荷密度的分布,分析并给出了相对于实测C-V曲线的矫正线。通过比较理想的C-V曲线和得到的矫正线,提取了平带电压、栅氧化层电荷、SiO2/Si界面的界面态密度等电学参数。综上所述,本文在SOI MOSFET结构的基础上,提出了几种新型器件结构,并以数值仿真和物理建模等手段作了大量和深入的理论分析,研究了它们的器件性能,得到了一些有意义的结果,为纳米SOI MOSFET的实用化提供了指导。
罗浩平[8]（2007）在《SOI器件及应用》文中研究表明文章介绍了各种SOI器件的结构及特点,指出了各种器件的优越性能。同时文中还介绍了在SOI结构上制作电路的工艺及需要开发的技术。在此基础上概括介绍了SOI器件的各种应用。
肖海林[9]（2007）在《高可靠静态存储器研究》文中研究说明本文设计了容量为4K*8的同步双端口随机静态存储器（SRAM-Static Random Access Memory）。在设计中采用了预充电及平衡技术,分段译码等技术。整个电路包括存储阵列、译码电路、时钟及控制电路、敏感放大器、数据输入输出电路,预充电路等部分。在SRAM的设计中着重考虑了提高SRAM可靠性和单粒子翻转的能力。本文分析了单粒子辐射对集成电路可靠性的影响,特别是对SRAM存储器的影响。建了粒子冲击的形成的瞬态电流的方程。利用VerilogA语言建立单粒子形成的瞬态电流模型比较分析了现有的高可靠的存储单元的性能。根据分析结果和现有工艺要求,设计了高可靠的静态存储单元。使用了HSpice仿真存储器的电路功能和抗干扰能力。结果显示高可靠的存储器在节点受到辐射产生10pC电荷影响下仍能够正确的工作。高可靠的存储器在工作频率、时序、功耗等方面同通用型的存储器相同,达到了设计目标。
丁艳芳[10]（2007）在《特种SOI材料及相关技术研究》文中研究说明集成电路从微电子发展到微纳电子时代,SOI技术以其优于体硅的高性能、全集成、低功耗、低成本的诸多优势成为取代现有体硅材料的核心支撑技术。SOI器件虽然因为它独特的埋层结构有很多优于体硅器件的性能,但也同时由于这种埋层结构散热能力较差,导致SOI器件和电路存在自加热效应,并且随着器件尺寸的缩小,电流密度的增加,这种效应对SOI器件性能的影响更是不容忽视;又由于在解决高频混合集成电路中信号串扰的问题,虽然常规的SOI的氧化埋层可以实现有源元件和基片之间的完全隔离,但在更高频率下,埋层氧化物对信号来说又几乎是透明的,因此随着SOI技术在射频电路中的应用日渐重要,解决其信号隔离问题也变得更关键。有鉴于此,探索研究新的SOI结构和材料就成为SOI研究领域新的热点。本论文结合我们承担的国家自然科学基金项目等任务,一方面开展了以AlN为埋层的新型SOI结构、引入WSix埋层的GPSOI新结构等的制备、性能及其应用的研究;另一方面,研究了SOI材料新的应用领域以及相关的SOI器件新工艺。获得的主要新结果如下:（1）采用脉冲准分子激光沉积（PLD）技术在Si衬底上制备了AlN薄膜;为减轻传统SOI器件/电路的自加热效应,采用Smart-cut技术首次成功获得以AIN为埋层的新型SOI材料（即SOAN）;采用Medici二维器件模拟以AlN为埋层的SOAN MOSFET在抑制自加热效应方面的所表现的优越性,其结果表明SOAN结构可以有效地抑制自加热效应。（2）采用Smart-cut技术和硅、钨的高温固相反应结合在一起成功制备了SOI结构中高电导率的WSix（1<x<2）埋层,制备出Si/SiO2/WSix/Si结构;研究了GPSOI新结构中WSix埋层的电学特性,发现退火温度的升高有利于提高硅化钨层电导能力和顶层硅的晶体质量,由此确定了射频性能优异的绝缘埋层制备方法;设计了GPSOI材料进行抗串扰性能测试的结构,考察了ADS Momentum软件在模拟其抗串扰能力方面的可行性。（3）采用超高真空电子束蒸发法在全耗尽SOI衬底上成功制备了ZrO2/Al2O3新型纳米层状高κ层结构,深入研究了全耗尽SOI MOS电容的高频C-V特性,结果表明全耗尽SOI MOS电容的高频C-V特性是由少子决定的。（4）制备了六种不同衬底材料上的共平面波导（CPW）传输线,并比较了它们的损耗大小,结果表明:采用SOI衬底结构和地屏蔽技术均能有效地减少传输线的插入损耗。（5）结合微天平（QCM）技术在石英晶体上制作了薄膜形式的ZnO纳米线湿度传感器,同时研究了所制备的传感器对湿度检测的敏感特性,数据的稳定性和重复性;结合SOI结构在传感器领域的应用前景,设计了以SOI结构为基片衬底的新型ZnO纳米线传感器的模型,为下一步的研究工作打下良好的基础。
二、新型高可靠硅集成电路SOI（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、新型高可靠硅集成电路SOI（论文提纲范文）
（1）阶梯图形化SOI MOSFET器件及其可靠性模拟研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究对象、背景及意义 |
| 1.2 SOI MOSFET器件发展历程 |
| 1.3 SOI MOSFET器件研究现状 |
| 1.4 研究目的、方法与内容 |
| 第2章 LP SOI MOSFET器件的设计 |
| 2.1 LP SOI MOSFET器件设计基本思想 |
| 2.2 LP SOI MOSFET器件结构设计 |
| 2.3 LP SOI MOSFET器件工艺设计 |
| 2.4 本章小结 |
| 第3章 LP SOI MOSFET器件Kink效应的研究 |
| 3.1 SOI MOSFET器件Kink效应基本理论 |
| 3.2 2μm LP SOI MOSFET器件Kink效应研究 |
| 3.2.1 器件Kink效应的仿真 |
| 3.2.2 体接触位置对Kink效应的影响 |
| 3.2.3 体接触开口尺寸对Kink效应的影响 |
| 3.2.4 源/漏极位置对Kink效应的影响 |
| 3.3 200nm LP SOI MOSFET器件Kink效应研究 |
| 3.3.1 器件Kink效应的仿真 |
| 3.3.2 体接触位置对Kink效应的影响 |
| 3.3.3 体接触开口尺寸对Kink效应的影响 |
| 3.3.4 源/漏极位置对Kink效应的影响 |
| 3.4 40nm LP SOI MOSFET器件Kink效应研究 |
| 3.4.1 器件Kink效应的仿真 |
| 3.4.2 体接触位置对Kink效应的影响 |
| 3.4.3 体接触开口尺寸对Kink效应的影响 |
| 3.4.4 源/漏极位置对Kink效应的影响 |
| 3.5 LP SOI MOSFET器件与DSOI MOSFET器件Kink效应比较 |
| 3.6 本章小结 |
| 第4章 基于浮体效应的LP SOI MOSFET器件可靠性分析 |
| 4.1 LP SOI MOSFET器件自加热效应分析 |
| 4.1.1 自加热效应基本理论 |
| 4.1.2 器件自加热效应分析 |
| 4.2 LP SOI MOSFET器件ESD瞬时损伤效应分析 |
| 4.2.1 ESD瞬时损伤效应基本理论 |
| 4.2.2 ESD瞬时损伤效应分析 |
| 4.3 2μmLP SOI MOSFET与DSOI MOSFET载流子退化效应分析 |
| 4.3.1 热载流子退化效应基本理论 |
| 4.3.2 热载流子退化效应分析 |
| 4.4 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文和取得的科研成果 |
| 致谢 |
（2）新型应变SGOI/SOI MOSFET的结构设计及性能分析（论文提纲范文）
| 作者简介 |
| 摘要 |
| ABSTRACT |
| 目录 |
| 第一章 绪论 |
| 1.1 应变硅的研究背景和意义 |
| 1.2 应变硅技术及其分类 |
| 1.3 国内外研究发展状况 |
| 1.4 论文的内容安排 |
| 第二章 应变硅技术研究及短沟道SOI MOSFET基础理论 |
| 2.1 应变硅技术 |
| 2.1.1 应变硅材料晶格结构 |
| 2.1.2 应变硅能带结构 |
| 2.1.3 应变硅的迁移率模型 |
| 2.2 短沟道全耗尽SOI MOSFET的阈值电压模型 |
| 2.2.1 抛物线近似模型 |
| 2.2.2 准模型 |
| 2.3 全耗尽SOI MOSFET的亚阈值斜率 |
| 2.4 全耗尽SOI MOSFET的短沟道效应 |
| 2.5 本章小结 |
| 第三章 单栅全耗尽应变SGOI和SOI MOSFET的研究 |
| 3.1 模拟工具 |
| 3.2 SOI技术及应变SOI的提出 |
| 3.2.1 SOI技术的特点与优势 |
| 3.2.2 应变SOI技术的提出 |
| 3.3 堆叠栅介质全耗尽应变SGOI MOSFET研究 |
| 3.3.1 堆叠栅介质全耗尽应变SGOI MOSFET的提出 |
| 3.3.2 堆叠栅介质全耗尽应变SGOI MOSFET工艺流程 |
| 3.3.3 应变SGOI MOSFET能带结构及其它参数模型 |
| 3.3.4 泊松方程的建立及边界条件的确定 |
| 3.3.5 二维表面势模型 |
| 3.3.6 二维阈值电压模型 |
| 3.3.7 亚阈值斜率模型 |
| 3.3.8 结果与分析 |
| 3.4 高k栅介质全耗尽应变SOI MOSFET结构 |
| 3.4.1 高k栅介质应变SOI MOSFET的提出 |
| 3.4.2 应变SOI MOSFET的制作工艺 |
| 3.4.3 表面势模型 |
| 3.4.4 阈值电压模型 |
| 3.4.5 模型结果与分析 |
| 3.5 本章小结 |
| 第四章 新型双栅全耗尽型应变SOI MOSFET结构 |
| 4.1 新型双栅应变SOI MOSFET的提出背景及制作工艺 |
| 4.1.1 传统单栅应变器件存在的主要问题 |
| 4.1.2 双栅器件的优点 |
| 4.1.3 新型双栅应变SOI MOSFET结构 |
| 4.1.4 双栅应变SOI MOSFET的工艺流程 |
| 4.2 对称堆叠双栅应变SOI MOSFET |
| 4.2.1 泊松方程求解 |
| 4.2.2 电势、二维表面势解析模型 |
| 4.2.3 二维阈值电压解析模型 |
| 4.2.4 亚阈值电流模型 |
| 4.2.5 亚阈值斜率 |
| 4.2.6 结果和分析 |
| 4.3 非对称双栅应变SOI MOSFET |
| 4.3.1 泊松方程的建立及边界条件的确定 |
| 4.3.2 表面势模型 |
| 4.3.3 阈值电压模型 |
| 4.3.4 模型结果与分析 |
| 4.4 本章小结 |
| 第五章 异质栅应变SGOI和SOI MOSFET性能分析 |
| 5.1 异质栅结构的MOSFET的提出 |
| 5.2 异质栅全耗尽应变SGOI MOSFET电特性 |
| 5.2.1 泊松方程和边界条件 |
| 5.2.2 表面势解析模型 |
| 5.2.3 二维阈值电压模型 |
| 5.2.4 结果与分析 |
| 5.3 异质栅全耗尽应变SOI MOSFET分析 |
| 5.3.1 泊松方程和边界条件 |
| 5.3.2 二维表面势模型 |
| 5.3.3 二维阈值电压模型 |
| 5.3.4 性能分析和讨论 |
| 5.4 非对称异质双栅全耗尽应变SOI MOSFET研究 |
| 5.4.1 非对称异质双栅器件中的泊松方程和边界条件 |
| 5.4.2 表面势解析模型 |
| 5.4.3 阈值电压解析模型 |
| 5.4.4 结果与分析 |
| 5.5 本章小结 |
| 第六章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 作者攻读博士期间的研究成果和参加的科研项目 |
| 一、科研论文 |
| 二、参加的科研项目 |
（3）SOI器件电离总剂量辐射特性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 SOI 技术发展概况 |
| 1.2 辐射环境与抗辐射技术 |
| 1.3 本文的主要工作 |
| 第二章 SOI CMOS 器件物理和工艺 |
| 2.1 SOI MOS 器件物理 |
| 2.2 SOI CMOS 器件工艺 |
| 2.3 SOI 器件模型 |
| 2.4 小结 |
| 第三章 SOI CMOS 器件电离总剂量辐射特性和数值仿真 |
| 3.1 SOI CMOS 器件电离总剂量辐射效应和数值仿真 |
| 3.2 SOI CMOS 器件总剂量加固工艺技术 |
| 3.3 SOI CMOS 器件电离总剂量辐射特性 |
| 3.4 小结 |
| 第四章 SOI 高压CMOS 器件电离总剂量辐射特性 |
| 4.1 SOI 高压器件物理与工艺 |
| 4.2 SOI 高压器件电离总剂量辐射效应 |
| 4.3 SOI 高压器件电离总剂量辐射特性 |
| 4.4 小结 |
| 第五章 SOI SONOS EEPROM 器件电离总剂量辐射特性 |
| 5.1 SOI SONOS EEPROM 器件物理与工艺 |
| 5.2 SOI SONOS EEPROM 器件电离总剂量辐射效应 |
| 5.3 SOI SONOS EEPROM 器件电离总剂量辐射特性 |
| 5.4 小结 |
| 第六章 总结 |
| 致谢 |
| 参考文献 |
| 作者简介、在读期间发表的论文及获奖情况 |
（4）基于自隔离技术的可集成SOI高压（＞600V）器件研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1 课题研究背景 |
| 1.2 课题的价值及意义 |
| 1.3 课题的国内外研究现状 |
| 1.4 课题主要研究内容 |
| 第二章 SOI 技术介绍 |
| 2.1 SOI 技术的特点 |
| 2.2 SOI 材料制备技术 |
| 2.3 SOI 横向高压器件耐压技术介绍 |
| 第三章 具有N 型埋层SOI 高压器件新结构及耐压机理 |
| 3.1 常规N 型厚膜SOI LDMOS 的耐压与隔离问题分析 |
| 3.2 厚膜P 型SOI LDMOS 的耐压与隔离问题分析 |
| 3.3 基于自隔离技术的具有N 型埋层SOI LDMOS 的耐压与隔离问题 |
| 3.4 埋N 岛厚膜SOI LDMOS 解决隔离与耐压问题 |
| 3.5 埋层N 厚膜SOI LDMOS 解决隔离与耐压问题 |
| 第四章 图形化N 型埋层SOI 器件参数对耐压的影响 |
| 4.1 N 岛浓度对击穿电压的影响 |
| 4.2 N 岛位置对击穿电压的影响 |
| 4.3 N 岛长度对击穿电压的影响 |
| 4.4 N 岛间距对击穿电压的影响 |
| 4.5 源区下方有无N 岛对击穿电压的影响 |
| 4.6 N 岛结深对击穿电压的影响 |
| 4.7 本章小结 |
| 第五章 图形化N 型埋层SOI 器件的工艺制备 |
| 5.1 埋N 岛SOI 材料制备 |
| 5.2 埋N 岛SOI LDMOS 的器件制备 |
| 5.3 埋N 岛SOI LDMOS 的掩膜版设计 |
| 5.4 样品及耐压测试结果 |
| 第六章 器件工艺仿真软件Tsuprem4 介绍 |
| 第七章 结语 |
| 致谢 |
| 参考文献 |
（5）SOI CMOS工艺的I/O PAD设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外相关研究 |
| 1.3 课题的研究内容 |
| 1.4 本文的组织结构 |
| 第二章 SOI 工艺的I/O PAD 理论分析 |
| 2.1 I/O PAD 基本理论 |
| 2.1.1 输入缓冲器 |
| 2.1.2 输出缓冲器 |
| 2.1.3 双向缓冲器 |
| 2.1.4 保护电路 |
| 2.2 SOI工艺与SOI 器件原理 |
| 2.2.1 SOI工艺简介 |
| 2.2.2 SOI器件及特点 |
| 2.3 I/O PAD 中的ESD 测试方法分析 |
| 2.3.1 静电放电模式 |
| 2.3.2 ESD 的测试方法 |
| 2.4 本章小结 |
| 第三章 SOI 工艺的I/O 的逻辑设计和验证 |
| 3.1 SOI 工艺的I/O PAD 逻辑设计 |
| 3.1.1 设计要求分析 |
| 3.1.2 双向PAD 的逻辑设计 |
| 3.1.3 输入PAD 的逻辑设计 |
| 3.1.4 输出PAD 的逻辑设计 |
| 3.1.5 电源PAD 的逻辑设计 |
| 3.2 SOI 工艺的I /O 电路中的ESD 保护电路设计与实验 |
| 3.2.1 SOI工艺中GGNMOS 结构的ESD 保护电路 |
| 3.2.2 SOI工艺中GCNMOS 结构（栅耦合技术）的ESD 保护电路 |
| 3.2.3 SOI工艺中动态栅极悬浮ESD 保护电路 |
| 3.3 本章小结 |
| 第四章 SOI 工艺的I/O 版图设计和验证 |
| 4.11/ /O 接口电路版图设计技术 |
| 4.1.1 叉指晶体管 |
| 4.1.2 对称性与匹配 |
| 4.1.3 ESD 保护电路和抗闩锁效应版图设计 |
| 4.2 SOI 工艺I/O PAD 的版图设计 |
| 4.2.1 SOI工艺的双向PAD 的版图设计 |
| 4.2.2 SOI工艺的输入PAD 的版图设计 |
| 4.2.3 SOI工艺的输出PAD 的版图设计 |
| 4.2.4 SOI工艺的电源、地源、Pfiller、Pcorner 的版图设计 |
| 4.2.5 版图性能总结 |
| 4.3 SOI工艺的I/O PAD 的模拟验证及特征化 |
| 4.4 抗辐照加固设计 |
| 4.4.1 SOI工艺中的辐照损伤 |
| 4.4.2 抗辐照加固设计 |
| 4.5 本章小结 |
| 第五章 SOI 工艺的I/O 的测试方案和应用 |
| 5.1 I/O PAD 的功能测试方法研究 |
| 5.2 I/O PAD 的性能测试方法研究 |
| 5.3 I/O PAD 的ESD 能力测试方案 |
| 5.4 I/O 单元的应用 |
| 5.5 本章小结 |
| 第六章 总结 |
| 6.1 工作总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（6）部分绝缘键合SOI新结构及应用基础研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1 国内外研究状况 |
| 1.2 发展趋势 |
| 1.3 研究内容的提出 |
| 第二章 部分绝缘键合SOI结构材料基本理论与技术基础 |
| 2.1 表面间的微观作用机理 |
| 2.1.1 分子间短程作用力 |
| 2.1.2 分子间长程作用力 |
| 2.1.3 氢键 |
| 2.1.4 固/液界面浸润与毛细现象 |
| 2.1.5 亲水性与疏水性 |
| 2.1.6 Hamaker常数 |
| 2.2 表面处理 |
| 2.2.1 湿法溶液表面处理 |
| 2.2.2 干法等离子表面处理 |
| 2.3 键合 |
| 2.3.1 预键合中几种微观作用力估算与比较 |
| 2.3.2 硅片键合中的热处理 |
| 2.3.3 硅片键合中的非理想几何因素 |
| 2.3.4 异质材料键合 |
| 2.4 减薄 |
| 2.5 键合质量检测与评估 |
| 2.6 Si-Si键合界面导电特性 |
| 2.7 小结 |
| 第三章 部分绝缘键合SOI功率集成中埋层导通电阻 |
| 3.1 二维简化模型 |
| 3.1.1 二维简化模型的建立 |
| 3.1.2 二维简化模型实验验证 |
| 3.2 三维简化模型 |
| 3.2.1 三维简化模型建立 |
| 3.2.2 三维简化模型修正与讨论 |
| 3.3 小结 |
| 第四章 部分绝缘键合SOI集成结构工艺基础 |
| 4.1 器件隔离与深槽 |
| 4.1.1 深槽刻蚀 |
| 4.1.2 深槽填充 |
| 4.1.3 深槽应力 |
| 4.2 部分绝缘键合SOI结构光刻图形对位 |
| 4.3 深槽侧墙SINK |
| 4.4 部分绝缘SOI键合界面平整度 |
| 4.4.1 颗粒与台阶 |
| 4.4.2 微量气体膨胀 |
| 4.4.3 温度对Van der Waals力影响 |
| 4.5 小结 |
| 第五章 部分绝缘键合SOI垂直导电器件集成 |
| 5.1 部分绝缘键合SOI材料准备 |
| 5.2 采用部分绝缘键合SOI的集成BCD结构 |
| 5.2.1 部分绝缘键合SOI与BCD工艺兼容性 |
| 5.2.2 部分绝缘键合SOI集成BCD器件结构兼容性 |
| 5.2.3 兼容部分绝缘键合SOI工艺VDMOS主要参数设计考虑 |
| 5.2.4 部分绝缘键合SOI集成BCD结构结果 |
| 5.3 小结 |
| 第六章 不同负载功率X射线辐射特性 |
| 6.1 样品X射线不同负载功率辐射 |
| 6.2 X射线辐射实验结果 |
| 6.3 X射线辐射结果讨论 |
| 6.4 小结 |
| 第七章 部分绝缘键合SOI结构其他应用 |
| 第八章 结论与后续可开展的研究 |
| 8.1 结论 |
| 8.2 后续可开展的研究 |
| 致谢 |
| 参考文献 |
| 在学期间取得的研究成果 |
（7）纳米SOI MOSFET的结构设计和性能分析（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 微纳米MOS 器件的发展及存在的问题 |
| 1.2 纳米器件的解决方案与实现途径 |
| 1.2.1 栅工程 |
| 1.2.2 沟道工程和超浅结技术 |
| 1.2.3 新型器件 |
| 1.3 SOI 技术的特点和优势 |
| 1.4 SOI 技术发展的现状 |
| 1.5 本文的主要研究工作和内容安排 |
| 第二章 短沟道SOI MOSFET 的基础理论 |
| 2.1 短沟道全耗尽SOI MOSFET 的阈值电压模型 |
| 2.1.1 抛物线近似模型 |
| 2.1.2 准二维模型 |
| 2.2 短沟道全耗尽SOI MOSFET 的亚阈值斜率 |
| 2.3 全耗尽SOI MOSFET 的短沟道效应 |
| 2.4 本章小结 |
| 第三章 异质栅全耗尽SOI MOSFET 的性能分析 |
| 3.1 异质栅全耗尽SOI MOSFET 结构的提出 |
| 3.2 绝缘介质Halo 异质栅MOSFET 的性能 |
| 3.2.1 模拟工具及模型参数的选择 |
| 3.2.2 绝缘介质Halo 异质栅MOSFET 结构的生成 |
| 3.2.3 绝缘介质Halo 异质栅MOSFET 的电学特性 |
| 3.2.4 器件缩小能力和结构参数的优化 |
| 3.3 异质栅全耗尽SOI MOSFET 的阈值电压模型 |
| 3.3.1 泊松方程的建立及边界条件的确定 |
| 3.3.2 阈值电压的推导 |
| 3.3.3 结论及分析 |
| 3.4 非对称Halo 异质栅全耗尽SOI MOSFET 的解析模型 |
| 3.4.1 表面势模型 |
| 3.4.2 亚阈值电流模型 |
| 3.4.3 结果与分析 |
| 3.5 本章小结 |
| 第四章 肖特基源漏 SOI MOSFET 的物理模型 |
| 4.1 肖特基源漏 SOI MOSFET 提出的背景 |
| 4.2 肖特基源漏SOI MOSFET 的量子模型 |
| 4.2.1 方形势阱微扰模型 |
| 4.2.2 三角形势阱模型 |
| 4.2.3 模型结果和分析 |
| 4.3 肖特基源漏SOI MOSFET 的电流模型 |
| 4.3.1 肖特基源漏SOI MOSFET 的电流输运机制 |
| 4.3.2 电流输运方程 |
| 4.3.3 结果与讨论 |
| 4.4 本章小结 |
| 第五章 高k 栅介质 SOI MOSFET 的电特性分析 |
| 5.1 高k 栅介质异质栅全耗尽SOI MOSFET 的基本特性 |
| 5.1.1 FIBL 效应对器件性能的影响 |
| 5.1.2 高k 栅介质器件中的泊松方程和边界条件 |
| 5.1.3 变分法推导阈值电压模型 |
| 5.1.4 结果和分析 |
| 5.2 高k 栅介质肖特基源漏SOI MOSFET 的特性 |
| 5.2.1 高k 栅介质对器件性能的影响 |
| 5.2.2 器件性能提高的改进措施 |
| 5.3 本章小结 |
| 第六章 高k 栅介质 MOS 电容 C-V 特性的实验研究 |
| 6.1 可靠性测试系统 |
| 6.1.1 Kerthley82-WIN 同步C-V 测试系统 |
| 6.1.2 SIGATONE S1160 探针台 |
| 6.2 五元件电路模型修正的双频C-V 法 |
| 6.2.1 C-V 测量中的实际因素 |
| 6.2.2 五元件等效小信号模型 |
| 6.2.3 模型的实验验证及参数的提取 |
| 6.3 界面陷阱电荷的测量 |
| 6.3.1 界面态对高频C-V 特性的电容贡献和电压扩展 |
| 6.3.2 高频C-V 线的电压偏移和界面态分布的关系 |
| 6.3.3 界面态引起的C-V 曲线偏移结果讨论 |
| 6.3.4 C-V 曲线测量界面态密度 |
| 6.3.5 实验结果与分析讨论 |
| 6.4 本章小结 |
| 第七章 结论与展望 |
| 7.1 结论 |
| 7.2 展望 |
| 致谢 |
| 参考文献 |
| 作者攻读博士期间的研究成果和参加的科研项目 |
（8）SOI器件及应用（论文提纲范文）
| 1 前言 |
| 2 各类SOI器件及主要特性 |
| 2.1 SOI CMOS器件 |
| 2.2 SOI双极器件 |
| 2.3 凹陷沟道的UTB器件 |
| 2.4 双栅/多栅SOI MOSFET |
| 2.5 混合信号SOI器件 |
| 3 SOI器件工艺技术 |
| (1) SOI设计规则、模型参数设计 |
| (2) PCM设计 |
| (3) SOI单项工艺开发及工艺流程设计 |
| (4) SOI器件结构、特性研究 |
| (5) SOI可靠性及评估技术研究 |
| 4 SOI的应用 |
| 4.1 抗辐照电路 |
| 4.2 耐高温电路 |
| 4.3 低压、低功耗及射频电路 |
| 4.4 高速电路 |
| 4.5 双极和Bi CMOS电路 |
| 4.6 SOI在微波器件中的应用 |
| 4.7 高电压和智能功率SOI器件 |
| 4.8 SOI智能传感器 |
| 4.9 SOI在光电子领域应用 |
| 5 结语 |
（9）高可靠静态存储器研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 存储器和高可靠集成电路的简介 |
| 1.2.1 存储器的介绍 |
| 1.2.2 高可靠集成电路的研究与应用 |
| 1.3 国内外的发展状况 |
| 1.3.1 存储器的发展 |
| 1.3.2 高可靠微电子器件的发展 |
| 1.4 课题的来源和主要研究内容 |
| 第2章 静态随机存储器 |
| 2.1 静态存储器的结构 |
| 2.2 时钟及控制信号的设计 |
| 2.3 存储单元阵列的设计 |
| 2.3.1 通用型存储单元的设计 |
| 2.3.2 存储阵列的形成 |
| 2.4 地址译码阵列 |
| 2.5 预充和读写电路的设计 |
| 2.6 敏感放大器的设计 |
| 2.6.1 常用的差分结构的放大器 |
| 2.6.2 锁存器型灵敏放大器的操作原理 |
| 2.7 本章小结 |
| 第3章 高可靠电路设计 |
| 3.1 辐射原理及抗辐射设计 |
| 3.1.1 辐射原理 |
| 3.1.2 辐射对微电子器件的影响 |
| 3.1.3 粒子辐射对存储器的影响 |
| 3.2 常见SEU容错方法分析 |
| 3.3 单粒子辐射模型的建立 |
| 3.3.1 电荷收集错误模型 |
| 3.3.2 寄生双极型晶体管错误模型 |
| 3.4 脉冲电流模型的建立 |
| 3.4.1 VerilogA语言的介绍 |
| 3.4.2 脉冲电流模型 |
| 3.5 高可靠的存储单元设计 |
| 3.5.1 增加节点电容的高可靠电路设计 |
| 3.5.2 冗余结构的高可靠电路设计 |
| 3.5.3 高可靠的存储单元确定 |
| 3.6 本章小结 |
| 第4章 整体仿真结果与分析 |
| 4.1 通用型的存储器的仿真结果 |
| 4.2 高可靠的存储器的仿真结果 |
| 4.2.1 高可靠存储器的读、写仿真 |
| 4.2.2 高可靠的存储器的单粒子翻转仿真 |
| 4.3 仿真结果分析 |
| 4.4 本章小结 |
| 结论 |
| 参考文献 |
| 附录1 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
（10）特种SOI材料及相关技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 文献综述 |
| 1.1 SOI材料及技术的简单历史回顾 |
| 1.2 SOI相对于体硅材料的优越性及其应用 |
| 1.3 SOI在应用中存在的问题 |
| 1.4 本论文的研究目的和主要工作 |
| 第二章 以AlN为埋层的SOI新结构 |
| 2.1 SOI的自加热效应 |
| 2.2 AlN薄膜的制备 |
| 2.3 AlN为埋层的SOI结构的制备和表征 |
| 2.4 SOI器件自加热效应的计算机模拟 |
| 2.5 本章小结 |
| 第三章 埋层接地的GPSOI结构 |
| 3.1 传统射频集成电路在发展中所面临的问题 |
| 3.2 SOI材料在射频集成电路中的应用 |
| 3.3 GPSOI结构的制备和特性表征 |
| 3.4 GPSOI结构抗串扰性能的初步研究 |
| 3.5 本章小节 |
| 第四章 SOI上高k栅介质材料的制备与特性研究 |
| 4.1 高k介质材料的研究背景及现状 |
| 4.2 SOI上高k栅介质材料的制备 |
| 4.3 SOI上高k栅介质材料的特性研究 |
| 4.4 本章小结 |
| 第五章 SOI衬底上射频元件一共平面波导的特性研究 |
| 5.1 微波集成电路中常用的传输线及其损耗分析 |
| 5.2 SOI衬底上共平面波导传输线的制备 |
| 5.3 共平面波导的测试系统及测试参数 |
| 5.4 SOI衬底上共平面波导的特性测试 |
| 5.5 本章小结 |
| 第六章 SOI结构在传感器领域的应用及ZnO纳米线湿度传感器 |
| 6.1 SOI传感器 |
| 6.2 湿度传感器的研究现状 |
| 6.3 ZnO纳米线湿度传感器的制作及特性研究 |
| 6.4 SOI结构为基片衬底的ZnO纳米线传感器的设想 |
| 6.5 本章小节 |
| 第七章 总结与下一步工作 |
| 7.1 论文工作总结 |
| 7.2 下一步工作 |
| 致谢 |
| 攻读学位期间发表的学术论文目录 |
四、新型高可靠硅集成电路SOI（论文参考文献）
- [1]阶梯图形化SOI MOSFET器件及其可靠性模拟研究[D]. 包梦恬. 哈尔滨工程大学, 2014(04)
- [2]新型应变SGOI/SOI MOSFET的结构设计及性能分析[D]. 李劲. 西安电子科技大学, 2011(06)
- [3]SOI器件电离总剂量辐射特性研究[D]. 肖志强. 电子科技大学, 2011(12)
- [4]基于自隔离技术的可集成SOI高压（＞600V）器件研究[D]. 袁泉. 电子科技大学, 2009(03)
- [5]SOI CMOS工艺的I/O PAD设计与实现[D]. 陈川. 国防科学技术大学, 2009(S2)
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